CED Descargas | Historial técnico reciente del firmware Power-3

Historial técnico reciente del firmware Power-3

Hay dos tipos de firmware en el Power1401-3: software y hardware. El firmware del software es el código de programa que comprueba Power1401 cuando lo conecta y luego obedece las instrucciones transmitidas desde el ordenador principal. El firmware del hardware incluye controles para componentes tales como ADC y DACs, los relojes, la entrada y salida digital, y los puertos anfitriones.

Revision 06 - descargable gratis ahora.

Si su número de serie es inferior a P5000, vea el historial del Power1401 mk2. Si su número de serie es superior a P6000, vea el historial del Power3a.

Fecha	Versión	Resumen

03/21	06	Monitor 6 Los cambios a la emulación EEPROM no tenían efecto hasta el siguiente ciclo de alimentación. FPGA 7 Se evitó una posible corrupción de datos cuando el DAC FIFO y el programa escribían simultáneamente en el mismo DAC. Error corregido en la generación de la línea DTH (Datos Transmitidos para el Byte Alto) de salida digital.

04/14	05	Monitor 5 Comportamiento mejorado del interruptor. Esto mejora significativamente el tiempo de respuesta del peor de los casos y mejora ligeramente el tiempo de respuesta promedio. FPGA 5 Se ha agregado el circuito en serie de DAC0-ADC controlado por FeatEn bit 7 Clock3 ahora tiene sus propios separadores (al igual que clock4)

11/13	04	Monitor 4 Usa el tiempo disponible de manera más eficaz, en especial para mejorar los tiempos de correspondencia de forma de picos en Spike2. Métodos de invalidación de caché mejorados, en especial para garantizar actualizaciones limpias del modelo de sujeción dinámica de Signal - anteriormente existía la posibilidad de que algunos datos antiguos se mantuvieran durante un tiempo corto. FPGA 4 Mejoras a la actualización de DAC en los cuadros superiores. Modo DAC de 8 bits corregido.

12/12	02	Monitor 2 Se ha ajustado el comando GAIN para leer correctamente las ganancia del canal de la caja superior. Identifica correctamente las cajas superiores cuando se ha instalado más de una caja superior.

11/12	01	Monitor 1 Manejo mejorado de la detección del cable USB, se ha mejorado la operación ADC de un solo canal para permitir hasta 3 MHz. Boot 1 Arranque: Detección del bloqueo de 200 MHz mejorado después de una reposición. FPGA 2 FPGA: Se ha corregido el uso de DAC de la caja superior. Se ha mejorado la detección de sobrepaso de ADC.