FPGA 7

• Improves reliability of clocked DAC updates on top boxes that have DACs.
• No need to update the FPGA if user does not have either of these two top boxes.

• Se agregó INFO,46; para informar la velocidad del reloj de alta velocidad en MHz.
• El código 08 del monitor no informaba la ganancia del ADC.

• El comando de monitor TIMER,S; fallaba cuando necesitaba 5 argumentos. Ahora funciona y coincide con lo indicado en la documentación.
• El comando de monitor DAC ahora puede actualizar hasta 16 DAC (eran 4).
• Autocomprobación: Se omitía la salida serial del RS232 de los errores de autocomprobación 81, 82 (Try1401 estaba OK).
• La combinación de la Caja superior con ganancias del ADC y la placa madre sin ganancias, ocasionaba la caída del cambio de ganancia.

• Los LED Event 0 y 1 del panel delantero ahora se encienden cuando se espera una entrada en Spike2/Signal y se apagan en cada evento, en lugar de apagarse y encenderse por cada evento.
• Solución para ajustar las ganancias del canal ADC (opcional).
• También hay que resolver un error asociado con los protocolos de comunicación del puerto digital.

FPGA 6

• Se han corregido los errores de ADC y los errores de interrupciones espurias.
• Modo de protocolo de intercambio de E/S implementado.