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Historial técnico reciente del firmware Power mk 2

Hay dos tipos de firmware en el Power1401: software y hardware. El firmware del software es el código de programa que comprueba Power1401 cuando lo conecta y luego obedece las instrucciones transmitidas desde el ordenador principal. El firmware del hardware incluye controles para componentes tales como ADC y DACs, los relojes, la entrada y salida digital, y los puertos anfitriones.

Revision 09 - descargable gratis ahora.

Si su número de serie es inferior a P4000, vea el historial del Power1401 mk1. Si su número de serie es superior a P4000, vea el historial del Power3.


Fecha Versión Resumen
03/10 09 Monitor 8
  • Se ha añadido el bloqueo de caché experimental además del soporte de punto flotante. Los comandos cargados están alineados en un contorno de línea de caché de (32-byte).
FPGA 9
  • Se ha solucionado el problema con el esquema FIFO de DAC – las salidas de DAC podían congelarse.
11/09 08 Monitor 7
  • Los datos de FPGA sólo se cargan si no se han cargado ya.
  • Se ha reescrito USB para utilizar con una interfaz de 4 puntos de indicación con el código de aplicación de vigilancia de inactivo.
  • Se ha agregado el soporte de silo y el código de prueba de DAC.
10/09 07 Monitor 6
FPGA 8
  • Se ha agregado el soporte para el esquema de DAC Silo (todavía no está soportado por el software).
  • Se han hecho cambios para solucionar los problemas de la placa Issue C.
10/08 06 Monitor 6
  • Se ha mejorado el código de emulación de los EEPROM en la memoria de flash para evitar los problemas con la escritura de los EEPROM.
  • Se ha ajustado la función de justificación de caché para evitar la posibilidad de problemas MEMDAC si se interrumpe la ejecución.
  • Se han agregado funciones de acceso I2C de bus a la tabla de símbolos para acceder por comando.
  • Se han escrito y agregado funciones de interfaz de 1-alambre a la tabla de símbolos.
  • Se ha extendido el código de autoprueba para las conversiones analógico-digitales sincronizadas.
FPGA 6
  • Se ha corregido el comportamiento del indicador del reloj 4.
  • Se han generado 100 ns impulsos de E/S digital correctamente.
06/08 05 Monitor 5
FPGA 5
  • Sincronización del reloj apretada para evitar los errores falsos de sobrepaso.
  • Se ha agregado el registrador OVRSRC.
04/08 04 Monitor 5
  • Mucho más resistente a los impulsos de evento externos durante la autoprueba.
04/08 03 Monitor 4
  • Proporciona mecanismos de transferencia de datos de dispersión/recolección para realizar transferencias a un PC servidor.
  • Mucho más resistente a los impulsos de evento externos durante la autoprueba.
11/07 02 Monitor 3
FPGA 4
  • Cambios hechos para las escrituras DAC de 8-bit.
10/07 01 Monitor 3
  • Se ha expandido SetADClist para permitir sub ráfagas.
  • Se han relajado ligeramente los límites de la prueba automática analógica.
  • Se han corregido las operaciones del error de LED.
  • Se ha agregado el código n de la ranura de la memoria de flash.
FPGA 3
  • Se ha mejorado la cronometración de la interfaz de HSS para trabajar en Test-Rack.
  • Se ha solucionado el problema del trato de los sistemas con más de una caja superior.
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