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Historial técnico reciente del firmware Power mkI

Hay dos tipos de firmware en el Power1401: software y hardware. El firmware del software es el código de programa que comprueba Power1401 cuando lo conecta y luego obedece las instrucciones transmitidas desde el ordenador principal. El firmware del hardware incluye controles para componentes tales como ADC y DACs, los relojes, la entrada y salida digital, y los puertos anfitriones.

Revision 20 - descargable gratis ahora.

Si su número de serie es superior a P4000, vea el historial del Power1401 mk2.


Fecha Versión Resumen
03/13 20 CEDpost 0.29 Power up Self Test

MonitorR 35 Monitor

Pld711 20 Analogue (ANAFPGA)

Pld701 17 Digital (DIGFPGA)

Ang285 04 Boot

  • El código de transferencia de dispersión/agrupación maneja bloques de longitud cero, que son necesarios para Spike2 versión 8.
04/08 19 CEDpost 0.29 Power up Self Test

MonitorR 34 Monitor

Pld711 20 Analogue (ANAFPGA)

Pld701 17 Digital (DIGFPGA)

Ang285 04 Boot

  • Corrección del código de transferencia del servidor para solucionar un problema con la nueva transferencia de datos de alta eficiencia en Spike2.
04/08 18 CEDpost 0.29 Power up Self Test

MonitorR 33 Monitor

Pld711 20 Analogue (ANAFPGA)

Pld701 17 Digital (DIGFPGA)

Ang285 04 Boot

  • Proporciona mecanismos de transferencia de datos de dispersión/recolección para realizar transferencias a un PC servidor.
  • Se ha hecho mucho más resistente a los impulsos de evento externos durante la autoprueba, lo cual anteriormente podía hacer colgar un Power1401.
10/07 17 CEDpost 0.28 Power up Self Test

MonitorR 32 Monitor

Pld711 20 Analogue (ANAFPGA)

Pld701 17 Digital (DIGFPGA)

Ang285 04 Boot

  • Se ha expandido SetADClist para permitir sub ráfagas.
  • Evita el comportamiento absurdo del comando de ganancia con canales ADC no existentes.
  • Utiliza la etiqueta de EEPROM para detectar el hardware de sincronización.
11/06 16 CEDpost 0.28 Power up Self Test

MonitorR 31 Monitor

Pld711 20 Analogue (ANAFPGA)

Pld701 17 Digital (DIGFPGA)

Ang285 04 Boot

  • Espera a que la interfaz de USB se configure antes de iniciar la autoprueba para evitar errores falsos.
  • La autoprueba no genera errores de prueba de reposición falsos E0CSR y E1CSR cuando las señales están conectadas a las entradas E0 y E1.
06/06 15 CEDpost 0.26 Power up Self Test

MonitorR 31 Monitor

Pld711 20 Analogue (ANAFPGA)

Pld701 17 Digital (DIGFPGA)

Ang285 04 Boot

  • Mejora del manejo de datos USB en situaciones de alta carga.
12/04 14 CEDpost 0.26 Power up Self Test

MonitorR 30 Monitor

Pld711 20 Analogue (ANAFPGA)

Pld701 17 Digital (DIGFPGA)

Ang285 04 Boot

  • Maneja mejor los DEL de error con USB.
  • Simulación agregada de canal ADC.
  • Procedimiento de FlushCache interno corregido.
07/04 13 CEDpost 0.25 Power up Self Test

MonitorR 29 Monitor

Pld711 20 Analogue (ANAFPGA)

Pld701 17 Digital (DIGFPGA)

Ang285 04 Boot

  • Rampas fijas de retardo con puerto anfitrión estándar, extensiones a INFO y comandos de CONFIG.
01/04 12 CEDpost 0.25 Power up Self Test

MonitorR 27 Monitor

Pld711 20 Analogue (ANAFPGA)

Pld701 17 Digital (DIGFPGA)

Ang285 04 Boot

  • POST soporta la edición de PCB E en la que se incluye la interfaz USB2, prueba mejor el hardware ADC, maneja mejor las memorias grandes y detecta mejor el hardware USB.
  • El monitor soporta la edición de PCB E en la que se incluye la interfaz USB2, mejora la detección del hardware USB, extiende el comando INFO.
  • Pld soporta la edición de PCB E en la que se incluye la interfaz USB2, mejora todos los cálculos de tiempo.
04/03 11 CEDpost 0.20 Power up Self Test

MonitorR 24 Monitor

Pld711 19 Analogue (ANAFPGA)

Pld701 15 Digital (DIGFPGA)

Ang285 04 Boot

  • El arranque proporciona mejor inicialización al comienzo.
  • POST prueba las salidas digitales sincronizadas y la interrupción de exceso ADC.
  • Los LED DAC se comportan correctamente, soportan la etiqueta de caja superior de polaridad de evento.
  • Comportamiento de reposición mejorado con USB.
  • Control de ADC mejorado.
03/03 10 CEDpost 0.18 Power up Self Test

MonitorR 23 Monitor

Pld711 16 Analogue (ANAFPGA)

Pld701 12 Digital (DIGFPGA)

  • Evita el sobreflujo de los datos de carácter USB.
  • Mejor sincronización en el acceso EEPROM serial de la caja superior.
  • ParseADClist funciona con canales de prueba especiales.
  • El comando CONFIG soporta la sincronización.
  • Se ha agregado el soporte de caja superior PGF, se ha solucionado el comando GAIN.
10/02 09 CEDpost 0.18 Power up Self Test

MonitorR 22 Monitor

Pld711 16 Analogue (ANAFPGA)

Pld701 12 Digital (DIGFPGA)

  • La prueba automática "Post" prueba ahora la lógica DILDATN.
  • DIGFPGA: added non-destructive read address (DILDATN) for digital input data low byte.
  • Evita errores falsos con las cajas superiores múltiples.
07/02 08 CEDpost 0.17 Power up Self Test

MonitorR 22 Monitor

Pld711 16 Analogue (ANAFPGA)

Pld701 12 Digital (DIGFPGA)

  • Evita los errores falsos con las cajas superiores múltiples
03/02 07 CEDpost 0.16 Power up Self Test

MonitorR 22 Monitor

Pld711 16 Analogue (ANAFPGA)

Pld701 10 Digital (DIGFPGA)

  • Monitor: Ha sido solucionado el problema de sincronismo con los PCs anfitriones muy rápidos que podían hacer que se suspendiera la transferencia de datos
  • Auto prueba: Se han ajustado los niveles de error en prueba de ruido de convertidor A/D
02/02 06 CEDpost 0.15 Power up Self Test

MonitorR 21 Monitor

Pld711 16 Analogue (ANAFPGA)

Pld701 10 Digital (DIGFPGA)

  • Soporte para el Power1401, recuadro superior Signal 2701-5 añadido
  • Auto prueba cuando no hay mejora de cable USB
07/01 05 CEDpost 0.14 Power up Self Test

MonitorR 20 Monitor

Pld711 16 Analogue (ANAFPGA)

Pld701 10 Digital (DIGFPGA)

  • Permite el uso del número máximo de canales ADC
05/01 04 CEDpost 0.14 Power up Self Test

MonitorR 19 Monitor

Pld711 16 Analogue (ANAFPGA)

Pld701 10 Digital (DIGFPGA)

  • Está ahora bajando la polaridad de evento por defecto
  • Se detectan ahora correctamente unidades de ±10V
  • Soporte extra para el canal de 1 ACC @ 2,5 MHz
  • Soporte adicional para la top box de 16 PGA
09/00 03 CEDpost 0.10 Power up Self Test

MonitorR 15 Monitor

Pld711 12 Analogue (ANAFPGA)

Pld701 10 Digital (DIGFPGA)

  • Se ha mejorado la autocomprobación de puesta en marcha
  • Se ha mejorado la operación de entrada de reloj externo
08/00 02 CEDpost 0.09 Power up Self Test

MonitorR 15 Monitor

Pld711 12 Analogue (ANAFPGA)

Pld701 09 Digital (DIGFPGA)

  • Se ha añadido soporte en recuadro superior
  • Se ha mejorado la operación USB al arrancar
  • Se ha mejorado la prueba de diafonía ADC
06/00 01 CEDpost 0.06 Power up Self Test

MonitorR 13 Monitor

Pld711 10 Analogue (ANAFPGA)

Pld701 09 Digital (DIGFPGA)

  • Se aceleró la autocomprobación y se eliminaron unos pocos errores falsos.
  • Se mejoró la temporización de comando ADC y el comportamiento ADC.
  • Resolvimos un problema con la tarjeta de frecuencia cuádruple de PC (1401-50) y añadimos asistencia USB. El hardware USB se halla presente a partir del número de serie P2001.
Cambridge Electronic Design Limited

Registrado en Inglaterra: 00972132

Oficina registrada:

  • Cambridge Electronic Design Limited,
  • Technical Centre,
  • 139 Cambridge Road,
  • Milton,
  • Cambridge CB24 6AZ
  • ENGLAND.

VAT: GB 214 2617 96

Número de registro de productor: WEE/BD0050TZ

Términos y condiciones de venta

Para nuestros clientes estadounidenses, podemos proporcionar el formulario de impuestos W-8BEN, que nos identifica como una empresa del Reino Unido.

DUNS: 219151016
CAGE/NCAGE: KB797
NAICS: 423490
Códigos de productos
Hardware: 84716070
Software: 85234945
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Por correo:
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