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Historique technique récent du firmware Power mkII

Il existe deux types de logiciels de système sur puce dans le Power1401: logiciel et matériel. Le type logiciel est le code de programmation qui teste le Micro1401 à la mise sous tension et qui obéit ensuite aux instructions transmises à partir de l'ordinateur central. Le type matériel inclut les commandes pour les composants tels que les convertisseurs analogique-numérique et les convertisseurs numérique-analogique, les horloges, l'entrée et la sortie numériques et les ports hôtes.

Revision 09 - Transfert gratuit immédiat.

Si votre numéro de série est inférieur à P4000, consultez l'historique du Power1401 mk1. Si votre numéro de série est supérieur à P5000, consultez le Power-3.


Date Version Récapitulatif
03/10 09 Monitor 8
  • Verrouillage de cache expérimental ajouté, avec prise en charge des virgules flottantes.
  • Les commandes chargées sont alignées sur une frontière de ligne de cache 32 bits.
FPGA 9
  • Correction d'un problème avec la configuration CNA FIFO (les sorties CNA pouvaient s'immobiliser).
11/09 08 Monitor 7
  • Les données FPGA ne sont chargées que si elles n'ont pas déjà été chargées.
  • Le code USB a été réécrit de façon à permettre l'utilisation d'une interface à 4 points limite avec un code d'horloge de surveillance pour états inactifs.
  • Prise en charge du silo CNA et ajout d'un code de test.
10/09 07 Monitor 6
FPGA 8
  • Support ajouté pour le programme DAC Silo (pas encore pris en charge par le logiciel).
  • Changements apportés pour résoudre des problèmes de carte de type Issue C.
10/08 06 Monitor 6
  • Code émulant les EEPROM en mémoire flash amélioré de manière à éviter les problèmes sur les écritures EEPROM.
  • Fonction de vidage du cache ajustée de manière à éviter de possibles problèmes MEMDAC si des demandes d'interruption sont en cours.
  • Fonctions d'accès de bus I2C ajoutées au tableau de symboles pour l'accès aux commandes.
  • Fonctions interface 1 fil écrites et ajoutées au tableau de symboles.
  • Code d'autotest étendu pour les conversions CAN cadencées.
FPGA 6
  • Comportement du fanion clock 4 corrigé.
  • Impulsions 100 ns pour E/S numérique correctement générées.
06/08 05 Monitor 5
FPGA 5
  • Synchronisation horloge améliorée afin d'éviter les fausses erreurs de surcharge.
  • Registre OVRSRC ajouté.
04/08 04 Monitor 5
  • Fournit de meilleures informations en cas de surcharge d'interruption (interrupt overrun).
04/08 03 Monitor 4
  • Intègre des mécanismes de transfert de données de ventilation/regroupement (scatter/gather) vers le PC hôte.
  • Plus résistant aux impulsions d'événement externes pendant les autotests.
11/07 02 Monitor 3
FPGA 4
  • Changements apportés pour les écritures CNA 8 bits.
10/07 01 Monitor 3
  • SetADClist étendu de façon à autoriser les sous-paquets.
  • limites de test analogique automatique légèrement moins contraignantes.
  • Corrections apportées au fonctionnement des LED d'erreur.
  • Ajout du code n pour l'effacement du banc de mémoire flash.
FPGA 3
  • Amélioration de la synchronisation pour l'interface HSS de façon à permettre le travail sur Test-Rack.
  • Correction du problème lié aux systèmes comprenant plus d'un boîtier supérieur.
Cambridge Electronic Design Limited

Enregistré en Angleterre: 00972132

Bureau d'inscription:

  • Cambridge Electronic Design Limited,
  • Technical Centre,
  • 139 Cambridge Road,
  • Milton,
  • Cambridge CB24 6AZ
  • ENGLAND.

VAT: GB 214 2617 96

Numéro d'enregistrement du producteur: WEE/BD0050TZ

Conditions générales de vente

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DUNS: 219151016
CAGE/NCAGE: KB797
NAICS: 423490
Codes de marchandise
Hardware: 84716070
Software: 85234945
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