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Historique technique récent du firmware Power-3

Il existe deux types de logiciels de système sur puce dans le Power1401-3: logiciel et matériel. Le type logiciel est le code de programmation qui teste le Micro1401 à la mise sous tension et qui obéit ensuite aux instructions transmises à partir de l'ordinateur central. Le type matériel inclut les commandes pour les composants tels que les convertisseurs analogique-numérique et les convertisseurs numérique-analogique, les horloges, l'entrée et la sortie numériques et les ports hôtes.

Revision 06 - Transfert gratuit immédiat.

Si votre numéro de série est inférieur à P5000, consultez l'historique du Power1401 mkII. Si votre numéro de série est supérieur à P6000, consultez le Power3a.


Date Version Récapitulatif
03/21 06 Monitor 6
  • Changes to the EEPROM emulation did not take effect until the next power cycle.
FPGA 7
  • Prevented a possible data corruption when both the DAC FIFO and program writes happened simultaneously to the same DAC.
  • Corrected an error in generation of the Digital Output DTH (Data Transmitted for high byte) line.
04/14 05 Monitor 5
  • Amélioration du comportement d'interruption. Cela améliore considérablement le temps de réponse en cas de pire scénario et améliore légèrement le temps de réponse moyen.
FPGA 5
  • Ajout du bouclage de liaison série DAC0-ADC contrôlé par FeatEn bit 7
  • Clock3 inclut désormais ses propres diviseurs (comme clock4)
11/13 04 Monitor 4
  • Les méthodes d'invalidation du cache ont été améliorées, notamment pour garantir des modèles d'actualisation de verrouillage dynamique propres pour Signal (certaines anciennes données pouvaient auparavant subsister durant une courte période).
  • Les temps libres sont utilisés de manière plus efficace, ce qui permet notamment d'améliorer les temps d'appariement des formes de pointe dans Spike2.
FPGA 4
  • Des améliorations ont été apportées au CNA sur les boîtiers supérieurs. Le mode CNA 8 bits a été corrigé.
12/12 02 Monitor 2
  • Commande GAIN ajustée de façon à permettre une lecture correcte des gains de canal du boîtier supérieur.
  • Identifie correctement les boîtiers supérieurs lorsque plus d'un boîtier supérieur est installé.
11/12 01 Monitor 1
  • Amélioration de la détection des câbles USB, fonctionnement de la CAN à canal unique amélioré de façon à prendre en charge jusqu'à 3 MHz de fréquence.
Boot 1
  • Démarrage: Amélioration permettant une détection de verrouillage à 200 MHz après une réinitialisation.
FPGA 2
  • FPGA: Correction de l'utilisation de la CNA pour le boîtier supérieur. Amélioration de la détection de surcharge de CAN.
Cambridge Electronic Design Limited

Enregistré en Angleterre: 00972132

Bureau d'inscription:

  • Cambridge Electronic Design Limited,
  • Technical Centre,
  • 139 Cambridge Road,
  • Milton,
  • Cambridge CB24 6AZ
  • ENGLAND.

VAT: GB 214 2617 96

Numéro d'enregistrement du producteur: WEE/BD0050TZ

Conditions générales de vente

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DUNS: 219151016
CAGE/NCAGE: KB797
NAICS: 423490
Codes de marchandise
Hardware: 84716070
Software: 85234945
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