CED ダウンロード | Power-3 ファームウェアの技術履歴

Power-3 ファームウェアの技術履歴

Power1401の電源を入れたときにそれをテストし、ホストから送られてくる命令に従うプログラムです。ハードウェア・ファームウェアには、ADC/DAC、クロック、デジタル入力/出力、およびホスト・ポートといったコンポーネントのためのコントロールが含まれています。

Revision 06 - 自由にダウンロード可能です

Iシリアル番号が P5000 未満の場合は、Power1401 mkIIの履歴を参照してください。シリアル番号が P6000 を超えている場合は、Power-3aの履歴を参照してください。

日付	バージョン	概要

21年3月	06	Monitor 6 EEPROMエミュレーションへの変更が電源を落として再投入するまで反映されませんでした。 FPGA 7 DAC FIFOとプログラムへの書き込みが同一のDACに対して同時に発生した際に起こる可能性があるデータの破損を回避しました。 Digital Output DTH（データ量が多い時に使用されるData Transmitted）ライン生成時のエラーを修正しました。

14年4月	05	Monitor 5 モニター：割り込み動作が改良されました。これにより、最悪の事態の応答時間が大幅に改善され、平均応答時間はわずかに向上しています。 FPGA 5 AFeatEn bit 7 で制御される DAC0-ADC シリアル・ループバックが追加されました。 Clock3 は現在、(clock4 のような) 独自のディバイダーを備えています。

13年11月	04	Monitor 4 特に、Spike2 でスパイク形状の一致時間を改善させるために、空時間をさらに有効に活用します。モニター：特に、クリーンな Signal のダイナミック・クランプ・モデルの更新が保証されるように、キャッシュの無効化方法を改良しました。以前は、古いデータの一部が短時間残ることがありました。 FPGA 4 トップボックスでの DAC 更新の改良。8 ビットの DAC モードが修正されています。

12年12月	02	Monitor 2 トップボックスのチャンネル・ゲインを正しく読み取って返すように、GAIN コマンドが調整されました。複数のトップボックスが取り付けられている場合、トップボックスを正しく識別します。

12年11月	01	Monitor 1 モニター：改良された USB ケーブルの検出処理、単一チャンネルの ADC 操作が最大 3 MHz まで可能なように改良。 Boot 1 ブート：改良されたリセット後の 200 MHz ロック検出。 FPGA 2 FPGA: トップボックスの DAC 使用を修正。ADC オーバーラン検出を改良。