• UK
  • US
  • Français
  • Deutsch
  • Español (precios €)
  • Portugal
  • Polski
  • 日本人
  • 中國傳統
  • 简化中国

Zmiany techniczne oprogramowania firmowego Power mk II

W urządzeniu Power1401 zastosowane są dwa rodzaje firmware - oprogramowanie i sprzęt. Oprogramowanie firmowe to kod programu, które dokonuje testu urządzenia Power1401, kiedy zostaje włączone, a następnie wykonuje instrukcje przekazywane przez urządzenia główne. W skład firmware’u sprzętowego wchodzi sterowanie takimi elementami jak ADC oraz DAC, zegary, wejściowe i wyjściowe dane cyfrowe oraz porty urządzenia głównego.

Revision 09 - Sciagnac za darmo

Jeśli twój numer seryjny jest poniżej P4000, zajrzyj do historii zmian Power1401 mk1. Jeśli twój numer seryjny jest powyżej P5000, zajrzyj do historii zmian Power-3.


Data Wersja Zasadnicze informacje
03/10 09 Monitor 8
  • Dodano blokowanie cache’u w trakcie eksperymentu oraz obsługę wartości zmienno przecinkowych. Wczytane komendy są wyrównywane do granic linii cache’u (32 bity).
FPGA 9
  • Naprawiono problem ze schematem FIFO DAC – wyjścia DAC mogły się zawieszać.
11/09 08 Monitor 7
  • Dane są ładowane do FPGA jedynie w przypadku, gdy jeszcze nie zostały wczytane.
  • Kod obsługi USB został napisany ponownie, aby obsłużyć interfejsy o 4 zakończeniach oraz aby posiadał kod ochrony przed stanem bezczynności.
  • Dodano obsługę i kod testu dla DAC Silo.
10/09 07 Monitor 6
FPGA 8
  • Dodano obsługę schematu DAC Silo (jeszcze nie obsługiwane przez oprogramowanie).
  • Zmiany mające na celu ominięcie problemów płyt wydania C.
10/08 06 Monitor 6
  • Została poprawiona emulacja kodu EEPROM w pamięci flash w celu uniknięcia problemów z zapisem EEPROM.
  • Dostrojono funkcję oczyszczania pamięci podręcznej by uniknąć problemów MEMDAC jeżeli wykonywane były przerwania.
  • Dodano funkcje dostępowe szyny I2C do tablicy symboli, w celu dostępu przy użyciu komend.
  • Napisano i dodano do tablicy symboli funkcje do obsługi interfejsu 1 wire.
  • Rozszerzono kod samotestowania taktowanych konwersji ADC.
FPGA 6
  • Zostało poprawione zachowanie się znacznika zegara 4.
  • 100ns pulsy na cyfrowym wyjściu I/O są generowane poprawnie.
06/08 05 Monitor 5
FPGA 5
  • Zwiększono precyzję taktowania zegara, aby zapobiec pozornym błędom przeładowania.
  • Dodano rejestr OVRSRC.
04/08 04 Monitor 5
  • Daje lepsze informacje, jeśli nastąpiło przekroczenie przerwania.
04/08 03 Monitor 4
  • Obsługuje mechanizm rozproszonego wysyłania danych do PC.
  • Odporniejszy na zewnętrzne pulsy zdarzeń podczas samo-testowania.
11/07 02 Monitor 3
FPGA 4
  • Zmiany dokonane w 8-bitowych zapisach DAC.
10/07 01 Monitor 3
  • SetADClist zostało rozszerzone by umożliwić sub-bursty.
  • Nieznacznie rozluźniono limity analogowego samo-testowania.
  • Poprawiono działanie diody wskazującej błąd.
  • Dodano kod czyszczenia pamięci flash w slocie n.
FPGA 3
  • Zgranie w czasie interfejsu HSS tak by pracował w stojaku testowym.
  • Usunięto problem z adresowaniem w systemach z więcej niż 1 skrzynką rozszerzającą (top-box).
Cambridge Electronic Design Limited

Zarejestrowano w Anglii: 00972132

Zarejestrowane biuro:

  • Cambridge Electronic Design Limited,
  • Technical Centre,
  • 139 Cambridge Road,
  • Milton,
  • Cambridge CB24 6AZ
  • ENGLAND.

VAT: GB 214 2617 96

Numer rejestracyjny producenta: WEE/BD0050TZ

Warunki sprzedaży

Dla naszych klientów z USA możemy dostarczyć formularz podatkowy W-8BEN, który identyfikuje nas jako firmę brytyjską.

DUNS: 219151016
CAGE/NCAGE: KB797
NAICS: 423490
Kody towarów
Hardware: 84716070
Software: 85234945
×

Poczta elektroniczna:

info@ced.co.uk

Adres pocztowy
  • Cambridge Electronic Design Limited,
  • Technical Centre,
  • 139 Cambridge Road,
  • Milton,
  • Cambridge CB24 6AZ
  • ENGLAND.
Telefonicznie:

(Int.+44) (0)1223 420186

Z Ameryki Pn:

1 800 345 7794

×