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Neuere technische Geschichte der Power1401 mk 2-Firmware

Es gibt zwei Arten von Firmware bei Power1401: Software und Hardware. Die Software-Firmware ist der Programmcode, der Power1401 testet, wenn Sie dies einschalten, und dann vom Host übertragene Anweisungen befolgt. Die Hardware-Firmware enthält Steuerelemente für Komponenten wie z.B. die ADC und DACs, die Uhren, den Digitaleingang und -ausgang und die Host-Ports.

Revision 09 - Download kostenlos.

Wenn Ihre Seriennummer niedriger ist als P4000, lesen Sie die technische Entwicklung von Power1401 mk1. Wenn Ihre Seriennummer höher ist als P5000, lesen Sie die technische Entwicklung von Power3.


Datum Version Zusammenfassung
03/10 09 Monitor 8
  • Experimental Cache Locking sowie Fließpunkt-Unterstützung hinzugefügt. Geladene Befehle werden an der Grenze einer Cache-line (32 Byte) ausgerichtet.
FPGA 9
  • Problem mit dem DAC FIFO-Schema wurde korrigiert – DAC-Ausgaben konnten manchmal einfrieren.
11/09 08 Monitor 7
  • FPGA-Daten werden nur geladen, wenn sie noch nicht geladen sind.
  • Der USB-Code wurde umgeschrieben und nutzt jetzt ein 4-Endpoint-Interface mit Leerlauf-Watchdog-Code.
  • Unterstützung und Testcode für DAC Silo hinzugefügt.
10/09 07 Monitor 6
FPGA 8
  • Unterstützung für DAV Silo Schema hinzugefügt (noch nicht von Software unterstützt).
  • Änderungen zur Behebung von Problemen mit Platine Ausgabe C.
10/08 06 Monitor 6
  • Der EEPROM-Emulationscode im Flash-Speicher wurde verbessert, um Probleme mit EEPROM-Schreibvorgängen zu vermeiden.
  • Die Cache-Flush-Funktion wurde geändert, um mögliche MEMDAC-Probleme bei laufenden Interrupts zu vermeiden.
  • I2C-Bus-Zugriffsfunktionen wurden zur Symboltabelle hinzugefügt, um Zugriff über Befehle zu ermöglichen.
  • Funktionen für 1-Draht-Schnittstellen wurden geschrieben und zur Symboltabelle hinzugefügt.
  • Der Selbsttest-Code für taktgesteuerte ADC-Konvertierungen wurde erweitert.
FPGA 6
  • Das Verhalten der Taktgeber-4-Flag wurde korrigiert.
  • 100 ns Impulse für digitale E/A wurden korrekt generiert.
06/08 05 Monitor 5
FPGA 5
  • Die Zeitsteuerung wurde präzisiert, um willkürliche Overrun-Fehler zu vermeiden.
  • OVRSRC-Register wurde hinzugefügt.
04/08 04 Monitor 5
  • liefert bessere Informationen, wenn ein Interrupt-Overrun auftritt.
04/08 03 Monitor 4
  • Bietet Transfermechanismen für Scatter/Gather-Daten zum Host-PC.
  • Resistenter gegen externe Ereignisimpulse beim Selbsttest.
11/07 02 Monitor 3
FPGA 4
  • Änderungen der 8-Bit-DAC-Schreibvorgänge.
10/07 01 Monitor 3
  • SetADClist erweitert, unterstützt nun Sub-Bursts.
  • Weniger strenge Grenzwerte für Analog-Selbsttest.
  • Funktion der Fehler-LED korrigiert.
  • Code zum Löschen von Flash-Speicher-Slot n hinzugefügt.
FPGA 3
  • Verbesserte Zeitsteuerung der HSS-Schnittstelle, funktioniert nun auf Test-Rack.
  • Adressierproblem bei Systemen mit mehr als einer Set-Top-Box behoben.
Cambridge Electronic Design Limited

Registriert in England: 00972132

Sitz der Gesellschaft:

  • Cambridge Electronic Design Limited,
  • Technical Centre,
  • 139 Cambridge Road,
  • Milton,
  • Cambridge CB24 6AZ
  • ENGLAND.

VAT: GB 214 2617 96

Herstellerregistrierungsnummer: WEE/BD0050TZ

Verkaufsbedingungen

Für unsere US-Kunden können wir das Steuerformular W-8BEN bereitstellen, mit dem wir als britisches Unternehmen identifiziert werden.

DUNS: 219151016
CAGE/NCAGE: KB797
NAICS: 423490
Warencodes
Hardware: 84716070
Software: 85234945
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per e-mail:

info@ced.co.uk

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  • Cambridge Electronic Design Limited,
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Telefonisch:

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Aus Nordamerika:

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